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出格军购案通过的背后：一场角逐“亲美”的政治双簧
文 | 半导体产业纵横昨日，华为颁布 " 韬定律 "，以功夫缩微代替几何缩微，打算 2031 年实现与 1.4nm 造程一致晶体管密度 。此前两天，比利时微电子钻研中心（imec）颁布了一张横跨 15 年的技术路线图，从 N2（2 纳米）到 A2（2 埃米，即 0.2 纳米），七个工艺节点，勾画出半导体行业未来十五年的技术演进方向 。若是说华为韬定律代表了一条全新的技术蹊径，那么 imec 的路线图则展示了一条更为成熟的传统演进之路 。理解这张路线图，不能只看节点名称和年份 。真正值得深挖的，是每一个技术转折点背后，三大晶圆厂到底在做什么、它们的路线有何差距、以及这些技术演进将若何沉塑整个产业格局 。2026-2033 年：三个关键点光刻机：到底买不买，什么时辰买？光刻机是芯片造作的心脏 。在这场通往 0.2 纳米的长征中，ASML 表演着关键角色 。当前主流的 EUV 光刻机（NXE 系列）使用 0.33 数值孔径（NA），已经支持了 7nm 到 3nm 的出产 。但当工艺持续微缩，0.33NA EUV 的分辨率起头不够用，金属间距缩幼到 30nm 以下后，只能通过双沉曝光等复杂工艺实现，这大幅增长了成本和良率风险 。High NA EUV（0.55NA）是下一个必须逾越的门槛 。从 0.33 到 0.55，NA 值提升约 66%，分辨率能够从 13nm 提升到 8nm 。更关键的是，更大的 NA 值意味着更高的光网络效能，单次曝光就能实现此前必要屡次曝光能力实现的图案化 。效能提升是革命性的 。ASML 披露的数据显示，High NA EUV 只需一次曝光和个位数的处置步骤，就能实现早期机械必要三次曝光和约 40 个处置步骤的工作 。这条路之后，Hyper NA EUV（0.75NA）是下一个里程碑 。路线图显示，0.75NA EUV 预计在 2038 年后引入，对应金属间距 12-16 纳米 。届时，0.55NA 和 0.75NA 将形成组合，覆盖从 A14 到 A3 的重要工艺窗口 。在 High NA EUV 大规模遍及之前，各家厂商在采购节拍上展示出显著差距 。英特尔是最激进的押注者 。2025 年 2 月，英特尔颁发其首批两台 Twinscan EXE:5000 已在工厂投入出产，一个季度内实现 3 万片晶圆的产出，靠得住性比上一代提升近一倍 。英特尔打算在 18A 造程初次使用，并打算在 14A 全面导入 。台积电则暗示 " 太贵不买 " 。台积电明确暗示，从 N2 到 A13（1.3 纳米）所有工艺节点都不必要 High NA EUV，现有 EUV 设备至少能够用到 2029 年 。台积电的理由很现实：High NA EUV 单价高达约 4 亿美元，是现有 EUV 的两倍，而台积电目前占有超过 100 台 EUV 光刻机，全数更换必要投入数百亿美元 。台积电选择用成熟的 EUV 多沉曝光技术来过渡，期待设备性价比更相宜的机遇 。三星原打算从 2027 年起启动 1.4 纳米工艺（SF1.4）量产，但此刻已经把指标调整到 2029 年 。此前，三星已在韩国华城工厂装置首台 EXE:5000，重要用于技术研发 。从整个行衣反看，High NA EUV 的大规模遍及预计要到 2027-2028 年，届时成本和产能问题将逐步缓解 。但在那之前，萦绕 " 买不买、何时买 " 的博弈，将直接影响各家的技术路线和成本结构 。背面供电网络：三大厂商三个功夫表芯片内部，布线是门艺术 。晶体管之间必要信号线传输数据，必要电源线输送电力，还需腹地线实现回路 。传统设计中，所有这些线路都走在晶圆正面，就像一座城市的地面全数挤满了各类车辆 。这条路走到 N2 及以下节点，问题起头发作 。背面供电的思路很单一：把电源网络搬到晶圆背面，正面只走信号 。路线图显示，从 A14 起头引入基础背面供电技术，到 A10 节点实现信号布线与供电的齐全分离，再到 A7 及更先进节点持续优化通孔密度和供电效能 。与此同时，imec 还在钻研若何进一步提升背面供电的散热机能 。当然，这项技术也带来新的挑战：背面工艺的晶圆变形可能影响与正面的对准精度；深邃宽比的 TSV 刻蚀和填充必要全新的工艺能力；热治理规划也必要沉新设计 。但这些挑战都有明确的解决蹊径，行业预计在 2026-2030 年间逐步克服 。各家的量产功夫表略有差距：英特尔最激进，2025 年就在 18A 造程初次利用 PowerVia 技术 。 凭据英特尔在 VLSI 钻研会上的披露，PowerVia 通过背面通孔将电力直接输送至晶体管背面，测试显示可将电压降（IR drop）降低超过 30%，同时开释正面布线空间 。台积电的打算落在 2026 年下半年，在 A16 节点引入 Super Power Rail（SPR）背面电源轨技术 。A16 是 1.6 纳米级工艺，被视为 2nm 到 1.4nm 之间的过渡节点 。台积电宣称，选取背面供电后，在一款 2nm 移动处置器设计中，与正面供电相比，电压降降低了 122 毫伏，带来 22% 的面积节俭，同时提升机能和能效 。三星则选择了更守旧的战术，SF2Z 背面供电节点将在 2027 年量产 。凭据三星在代工论坛上的披露，SF2Z 不仅提高了 PPA 综合参数，还显著降低了电路压降，专为 HPC 和 AI 芯片设计 。三星的 2nm 工艺家族功夫表是：2025 年先出 SF2 移动版，2026 年出 SF2P 改进版，2027 年才是带背面供电的 SF2Z 。存储升级：带宽 200 倍增长背后的技术路线吩扃嵌入式存储的演进，可能是整张路线图中最容易被忽视、却对芯片机能影响最深的部门 。从路线图来看，存储密度将从 2026 年的 40 Mb/mm? 增长到 2041 年的 300 Mb/mm?（7.5 倍），带宽更将从 0.01 TBps/mm? 跃升至 2 TBps/mm?（200 倍） 。这个数字背后，是整个存储架构的沉新设计 。从前几年，SRAM 的微缩遇到了严沉瓶颈 。台积电 N3B 工艺的 HD SRAM 位单元尺寸为 0.0199?m?，与 N5 的 0.021?m? 相比仅缩幼约 5%；N3E 更是退步到 0.021?m?，与 N5 根基吃旖 。这意味着，在 3nm 节点，SRAM 险些终场了缩幼 。问题的本原在于：SRAM 单元必要维持不变性和高良率，当晶体管尺寸缩幼到肯定水平，工艺变异性起头主导，导致读写谬误率上升 。行业一度消极地以为，SRAM 微缩已经走到终点 。转折呈此刻 N2 节点 。台积电颁发，其 N2 工艺的 HD SRAM 位单元尺寸缩幼至 0.0175?m?，实现了 38 Mb/mm? 的密度，较 N3/N5 有显著提升 。关键推动力是 GAA 纳米片晶体管的引入，全栅结构改善了静电节造，有助于削减泄漏，从而在更幼尺寸下维持 SRAM 的靠得住性 。相比之下，英特尔的 18A 造程 SRAM 密度约 31.8 Mb/mm?（0.021?m? 位单元），更靠近台积电的 N3 而非 N2 。这一差距可能影响英特尔在高机能处置器市场的竞争力，由于现代 CPU 和 GPU 对缓存的依赖水平越来越高 。当 SRAM 微缩遭逢瓶颈，新型嵌入式存储技术起头加快走向量产舞台 。eMRAM（嵌入式磁阻存储器）是目前最成熟的选择 。GlobalFoundries 已在 22nm FDSOI 平台实现 eMRAM 量产，重要面向汽车和物联网利用 。与 eFlash 相比，eMRAM 写入速度提升 1000 倍，功耗降低 400 倍，且不必要额表的擦除周期 。台积电也在积极布局，32Mb MRAM 选取 22nm ULL 逻辑平台，读写速度 10ns，可接受 100 万次循环写入 。ePCM（嵌入式相变存储器）是意法半导体的主攻方向 。2024 年，意法颁发 18nm FD-SOI ePCM MCU 起头向客户出样片，用于突破 MCU 的 20nm 造程壁垒 。ePCM 的优势在于其结构险些不受基层 CMOS 影响，能够更矫捷地与先进逻辑工艺集成 。eRRAM（嵌入式阻变存储器）则是英飞凌与台积电合作的沉点，双方在开发 28nm eRRAM，重要面向汽车 MCU 市场 。这三种技术路线各有衡量：eMRAM 速度最快、耐用性最好，但造作成本较高；ePCM 密度最高，但写入功耗较高；eRRAM 与尺度 CMOS 工艺兼容性最好，但耐久性和维持性仍有提升空间 。未来的嵌入式存储不会是 " 一刀切 " 的格局，分歧利用场景会催生分歧的技术组合 。2033 年（A7 节点）：芯片架构持续进化CFET：晶体管架构的终极状态从 2033 年起头，路线图进入真正的深水区—— CFET（Complementary FET，互补场效应晶体管）正式登场 。理解 CFET，必要先理解它的前辈们 。FinFET从 2011 年起头统治芯片行业，英特尔在 2011 年率先实现 22nm FinFET 的量产贸易化，三栅极结构改善了对沟路的静电节造，支持了从 22nm 到 3nm 的整个时期 。但当鳍片宽度缩幼到几个原子直径，漏电流和变异性问题再次浮现 。GAA 纳米片是 FinFET 的天然交班人 。从 2025 年的 N2 节点起头，台积电、三星、英特尔都将选取全栅纳米片结构 。晶体管沟路不再是 " 鱼鳍 "，而是被栅极齐全包裹的薄片，静电节造更优，能够在更幼尺寸下维持低泄漏 。台积电的 N2、三星的 SF2、英特尔的 18A 都基于 GAA 纳米片 。CFET则更进一步：把 n 型（NMOS）和 p 型（PMOS）晶体管高低堆叠，共享源漏区域 。这意味着在一样的硅面积上，能够搁置近两倍的晶体管 。imec 的演示显示，CFET 架构的 CMOS 逻辑电路晶体管密度预计可提高到纳米片 FET 的 1.6 至 1.8 倍 。这个数字的意思在于：它不是在寂仔架构上的建建补补，而是真正的面积密度革命 。三大厂商的 CFET 较量已经提前起头 。英特尔展示了在 PMOS 上堆叠 NMOS 的怪异规划，结合背面供电和背面接触，以最大化面积和电源效能 。其 NMOS/PMOS 垂直堆叠纳米片晶体管的良率超过 90%，实现了高通态电流和低泄漏，开关电流比超过六个数量级 。台积电则颁发，其 48nm CPP（接触多晶间距）已达标，这是 CFET 贸易化的关键门槛 。通过在 NMOS/PMOS 之间引入垂直隔离，以及在栅极和源 / 漏之间引入适当的内部距离物，台积电的垂直堆叠结构良率超过 90%，展示出健康的器件个性 。三星的 CFET 路线图相对低调，但思考到其在 GAA 技术上的激进汗青（三星在 3nm 造程率先导入 GAA 架构），不排除提前布局的可能 。CFET 的造作挑战不容低估 。深邃宽比结构带来了图案化、沉积、表延成长等一系列难题；正面工艺和背面工艺的精确对准是另一个关键挑战；还必要特殊的 high-k/metal 栅极工艺来适应超高的堆叠结构 。正如台积电所认可的，"CFET 架构的沉大挑战可能会导致工艺复杂性和成本增长 " 。但行业别无选择 。imec 明确暗示，" 仅使用纳米片来缩放 CMOS 器件是极度难题的，借助 CFET，我们能够当真地持续器件扩大 " 。CMOS 2.0：真正的 3D 芯片时期CMOS 2.0 和 CMOS 1.0 对比若是说 CFET 解决的是晶体管层面的问题，那 CMOS 2.0 解决的是系统层面的问题 。CMOS 2.0 是 imec 在 2024 年提出的概想框架，主题思路是：不再把逻辑芯片和存储芯片视为一体，而是在晶圆层面做 3D 堆叠，让它们 " 长在一路 " 。CMOS2.0 与传统的 CMOS 平台拥有一样的表观这个概想的意思远超技术自身 。当前主流的 Chiplet（芯粒）架构已经允许分歧职能的芯片通过先进封装集成在一路，但 " 封装 " 始终意味着物理上是分隔的 。CMOS 2.0 要实现的，是真正的单片 3D 集成——在统一个硅片上，通过混合键合垂直堆叠分歧职能的层 。芯片到晶圆的混合键合间距可
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